鳥居 直哉(教授)

トリイ ナオヤ

専門分野 情報セキュリティ
担当科目 情報システム総論、オペレーティングシステム、コンピュータネットワーク論Ⅱ、ネットワーク実験、初年次プロジェクト、プロジェクト・スタディーズ、ケーススタディⅠ・Ⅱ、演習Ⅰ・Ⅱ、卒業研究Ⅰ・Ⅱ
研究テーマ サイバーフィジカルシステムのセキュリティに関する研究

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研究者情報詳細

工学研究科 情報システム工学専攻

  • 専門分野 情報セキュリティ,暗号の高速実装,暗号モジュール,サイドチャネル攻撃対策,サイバー攻撃対策,コンテンツ保護
    担当科目 情報セキュリティA, コンピュータネットワーク論II, ネットワーク実験, 情報システム総論, ケーススタディI/II, プロジェクトスタディーズA/B
    研究テーマ サイバーフィジカルシステムに関するセキュリティ
    略歴 1983年 大阪大学大学院工学研究科 博士前期課程 通信工学専攻 修了
    2017年 横浜国立大学環境情報学府情報メディア環境学専攻 博士課程後期課修了
    博士(工学)
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    1983年 (株)富士通研究所 入社
       ・コードレス電話向けアナログ秘話に関する研究開発
    1987年 情報通信研究部
       ・暗号アルゴリズムの高速ハードウェア実装に関する研究開発
    1989年8月~1990年7月 米国ジョージワシントン大学 訪問研究員
    2000年 コンピュータシステム研究所
       ・共通鍵暗号アルゴリズムの開発
       ・Webアプリケーションのセキュリティの研究
    2004年 ITコア研究所 セキュアコンピューティング研究部
       ・情報セキュリティに関する研究開発を推進
        ‐暗号の安全性評価,及び耐タンパー性を備えた装置の研究開発
        ‐クラウドシステムセキュリティ,サイバー攻撃対策,プライバシ保護, 及び生体認証システムの研究開発
    2014年 知識情報処理研究所,及びセキュリティ研究所
       ・情報セキュリティの研究開発,及び事業化のための戦略の策定,推進
    2018年 創価大学理工学部教授
    主な受賞 ・電子情報通信学会基礎・境界ソサイエティ功労賞「2015年暗号と情報セキュリティシンポジウム実行委員長としての貢献」(2015年)
    ・情報処理学会喜安記念業績賞受賞「サイドチャンネル攻撃対策技術の開発と実用化」(2014年)
    ・電子情報通信学会基礎・境界ソサイエティ貢献賞(国際会議) 「IWSEC2011 General Co-Chair としての貢献」(2012年)
    ・情報処理学会喜安記念業績賞受賞「素因数分解専用ハードウェアの開発とRSA暗号の安全性評価」(2008年)
    ・第53回電気科学技術奨励賞受賞「公開鍵暗号の高速実装技術の開発と実用化」(2005年)
    著書と査読付き論文 Naoya Torii, Hirotaka Kokubo, Dai Yamamoto, Kouichi Itoh, Masahiko Takenaka, and Tsutomou Matsumoto, “ASIC implementation of random number generators using SR latches and its evaluation,” EURASIP Journal on Information Security 2016 2016:10
    Naoya Torii, Dai Yamamoto, Masahiko Takenaka, and Tsutomu Matsumoto, “Experimental Evaluation on the Resistance of Latch PUFs Implemented on ASIC against FIB-Based Invasive Attacks,” IEICE Trans. Fundamentals, Vol. E99-A, No.1, pp.118-129, Jan. 2016.
    伊藤孝一 , 落合隆夫 , 鳥居直哉 ,“Diffie-Hellman 方式に対するメッセージ選択型電力解析 ,” 電子情報通信学会論文誌 A, J95-A, No.5, pp436-445, 2012.
    伊藤孝一 , 山本大 , 古川和快 , 伊豆哲也 , 武仲正彦 , 鳥居直哉 , “ 点のスカラー倍算に対するメッセージ選択型電力解析 ,” 電子情報通信学会論文誌 A, J95-A, No.5, pp446-455, 2012.
    Dai Yamamoto, Kazuo Sakiyama, Mitsugu Iwamoto, Kazuo Ohta, Masahiko Takenaka, Kouichi Itoh, and Naoya Torii, “A new method for enhancing variety and maintaining reliability of PUF responses and its evaluation on ASICs,” J. Cryptographic Engineering, Vol.5(3), pp.187-199, 2015.
    Shoichi MASUI, Kenji MUKAIDA, Masahiko TAKENAKA, and Naoya Torii, “Design Optimization of a High-Speed, Area-Efficient and Low-Power Montgomery Modular Multiplier for RSA Algorithm,” IEICE Trans. Electron., Vol.E88-C, No4. pp576-58, 2005.
    International Conferences Naoya. Torii, Dai. Yamamaoto, Tsutomu. Matsumoto, “Evaluation of Latch-based PUFs Implemented on 40nm ASICs,” 2016 Fourth International Symposium on Computing and Networking (CANDAR), pp. 642-648, 2016.
    Naoya Torii, Dai. Yamamaoto, Tsutomu. Matsumoto, “Evaluation of Latch-based Physical Random Number Generator Implementation on 40nm ASICs,” In Proc. of the 6th International Workshop on Trustworthy Embedded Devices (TrustED '16), ACM, pp. 23-30, 2016.
    Dai Yamamoto, Masahiko Takenaka, Kazuo Sakiyama, and Naoya Torii, “A Technique using PUFs for Protecting Circuit Layout Designs against Reverse Engineering,” In Proc. International Workshop on Security 2014 (IWSEC’ 14), Lecture Notes in Computer Science 8639, Springer-Verlag, pp.158-253, 2014.
    Dai Yamamoto, Masahiko Takenaka, Kazuo Sakiyama, and Naoya Torii, “Security Evaluation of Bistable Ring PUFs on FPGAs using Differential and Linear Analysis,” In Proc. The Federated Conference on Computer Science and Information Systems (FedCSIS), 1st Workshop on Emerging Aspects in Information Security (EAIS '14), IEEE, pp.911-918,2014.
    Tetsuya Izu, Yumi Sakemi, Masahiko Takenaka, and Naoya Torii, “A Spoofing Attack against a Cancelable Biometric Authentication Scheme,” AINA2014, pp.234-239, IEEE, 2014.
    Hirotaka Kokubo, Dai Yamamoto, Masahiko Takenaka, Kouichi Itoh and Naoya Torii, “Evaluation of ASIC Implementation of Physical Random Number Generators using RS Latches,” 12th Smart Card Research and Advanced Application Conference 2013.
    Kenji MUKAIDA, Shoichi MASUI, Masahiko TAKENAKA, and Naoya Torii, “Design of high-speed and area-efficient Montgomery modular multiplier for RSA algorithm,” IEEE VLSI Circuits 2004, pp. 320 - 323, 2004 Date 17-19 June 2004.
    Kouichi Itoh, Jun Yajima, Masahiko Takenaka, and Naoya Torii, “DPA Countermeasures by Improving the Window Method Cryptographic Hardware and Embedded Systems,” CHES 2002, Lecture Notes in Computer Science Volume 2523, pp 303-317, 2003
    Kouichi Itoh, Masahiko Takenaka, and Naoya Torii, “DPA Countermeasure Based on the “Masking Method,” Information Security and Cryptology,” ICISC 2001, Lecture Notes in Computer Science 2288, pp 440-456, 2002.
    Takeshi Shimoyama, Hitoshi Yanami, Kazuhiro Yokoyama, Masahiko Takenaka, Kouichi Itoh, Jun Yajima, and Naoya Torii, Hidema Tanaka, “The Block Cipher SC2000,” Fast Software Encryption 2001, Lecture Notes in Computer Science Volume 2355, pp 312-327, 2002
    Souichi Okada, Naoya Torii, Kouichi Itoh, and Masahiko Takenaka, “Implementation of Elliptic Curve Cryptographic Coprocessor over GF(2^m) on an FPGA Cryptographic Hardware and Embedded Systems,” CHES 2000, Lecture Notes in Computer Science Volume 1965, pp 25-40, 2000.
    所属学会 電子情報通信学会
    ・基礎境界ソサイエティ 副会長(2012 - 2014)
    ・情報セキュリティ研究専門委員会(2006 - 2015, 2011年度 委員長)
    ・ハードウェアセキュリティ研究専門委員会(2018 -)
    情報処理学会
    IEEE(The Institute of Electrical and Electronics Engineers)

ページ公開日:2019年04月16日
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